8月30日消息，近日芯和半導(dǎo)體發(fā)布了“3DIC先進(jìn)封裝設(shè)計(jì)分析全流程”EDA平臺(tái)。該平臺(tái)聯(lián)合全球EDA排名第一的新思科技，是業(yè)界首個(gè)用于3DIC多芯片系統(tǒng)設(shè)計(jì)分析的統(tǒng)一平臺(tái)，可為客戶構(gòu)建一個(gè)完全集成、性能卓著且易于使用的環(huán)境，提供了從開發(fā)、設(shè)計(jì)、驗(yàn)證、信號(hào)完整性仿真、電源完整性仿真到最終簽核的3DIC全流程解決方案。
隨著芯片制造工藝不斷接近物理極限，芯片的布局設(shè)計(jì)——異構(gòu)集成的3DIC先進(jìn)封裝（以下簡(jiǎn)稱“3DIC”）已經(jīng)成為延續(xù)摩爾定律的最佳途徑之一。3DIC將不同工藝制程、不同性質(zhì)的芯片以三維堆疊的方式整合在一個(gè)封裝體內(nèi)，提供性能、功耗、面積和成本的優(yōu)勢(shì)，能夠?yàn)?G移動(dòng)、HPC、AI、汽車電子等領(lǐng)先應(yīng)用提供更高水平的集成、更高性能的計(jì)算和更多的內(nèi)存訪問。然而，3DIC作為一個(gè)新的領(lǐng)域，之前并沒有成熟的設(shè)計(jì)分析解決方案，使用傳統(tǒng)的脫節(jié)的點(diǎn)工具和流程對(duì)設(shè)計(jì)收斂會(huì)帶來巨大的挑戰(zhàn)，而對(duì)信號(hào)、電源完整性分析的需求也隨著垂直堆疊的芯片而爆發(fā)式增長(zhǎng)。
據(jù)介紹，芯和半導(dǎo)體此次發(fā)布的3DIC先進(jìn)封裝設(shè)計(jì)分析全流程EDA平臺(tái)，將芯和2.5D/3DIC先進(jìn)封裝分析方案Metis與新思3DICCompiler現(xiàn)有的設(shè)計(jì)流程無縫結(jié)合，突破了傳統(tǒng)封裝技術(shù)的極限，能同時(shí)支持芯片間幾十萬根數(shù)據(jù)通道的互聯(lián)。該平臺(tái)充分發(fā)揮了芯和在芯片-Interposer-封裝整個(gè)系統(tǒng)級(jí)別的協(xié)同仿真分析能力；同時(shí)，它首創(chuàng)了“速度-平衡-精度”三種仿真模式，幫助工程師在3DIC設(shè)計(jì)的每一個(gè)階段，能根據(jù)自己的應(yīng)用場(chǎng)景選擇最佳的模式，以實(shí)現(xiàn)仿真速度和精度的權(quán)衡，更快地收斂到最佳解決方案。
芯和半導(dǎo)體聯(lián)合創(chuàng)始人、高級(jí)副總裁代文亮表示：“在3DIC的多芯片環(huán)境中，僅僅對(duì)單個(gè)芯片進(jìn)行分析已遠(yuǎn)遠(yuǎn)不夠，需要上升到整個(gè)系統(tǒng)層面一起分析。芯和的Metis與新思的3DICCompiler的集成，為工程師提供了全面的協(xié)同設(shè)計(jì)和協(xié)同分析自動(dòng)化功能，在設(shè)計(jì)的每個(gè)階段都能使用到靈活和強(qiáng)大的電磁建模仿真分析能力，更好地優(yōu)化其整體系統(tǒng)的信號(hào)完整性和電源完整性。通過減少3DIC的設(shè)計(jì)迭代加快收斂速度，使我們的客戶能夠在封裝設(shè)計(jì)和異構(gòu)集成架構(gòu)設(shè)計(jì)方面不斷創(chuàng)新。”
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