5月9日消息,楷登電子(美國Cadence 公司)近日宣布,Cadence 數(shù)字和定制/模擬設(shè)計流程已通過臺積電(TSMC)N3E 和 N2 先進(jìn)工藝的設(shè)計規(guī)則手冊(DRM)認(rèn)證。兩家公司還發(fā)布了相應(yīng)的 N3E 和 N2 制程設(shè)計套件(PDK),以加快在上述節(jié)點的移動、人工智能和超大規(guī)模計算的 IC 設(shè)計創(chuàng)新??蛻粢验_始積極使用這些新的工藝節(jié)點和經(jīng)過認(rèn)證的 Cadence? 流程來實現(xiàn)功率、性能和面積(PPA)目標(biāo),簡化模擬遷移過程,并縮短上市時間。
Cadence 和 TSMC 緊密合作,確保其完整的 RTL-to-GDS 流程符合 TSMC 的 N3E 和 N2 節(jié)點要求,其中包括Innovus?Implementation System、Quantus?Extraction Solution 和 Quantus Field Solver、Tempus?Timing Signoff Solution 和 ECO Option、Pegasus?Verification System、Liberate?Characterization Portfolio、Voltus?IC Power Integrity Solution 以及 Voltus-Fi Custom Power Integrity Solution。Genus?Synthesis Solution結(jié)合預(yù)測性質(zhì)的 iSpatial 技術(shù)也支持最新的 N3E 和 N2 技術(shù)。
完整的 Cadence 數(shù)字實現(xiàn)和簽核流程支持一系列新的設(shè)計特征,包括為了在 N3E 節(jié)點上實現(xiàn)最佳 PPA 結(jié)果,從綜合到簽核工程變更命令(ECO)都可以使用原生的混合單元行優(yōu)化技術(shù);以及對單元引腳對齊和連接的支持。該流程可供客戶快速采用,以便他們體驗最新的 TSMC N3E 和 N2 工藝技術(shù)所帶來的優(yōu)勢。
Cadence Virtuoso?Studio,包括 Virtuoso Schematic Editor、Virtuoso ADE Suite 和 Virtuoso Layout Suite,以及 Spectre?Simulation Platform,包括 Spectre X Simulator、Spectre Accelerated Parallel Simulator (APS)、Spectre eXtensive Partitioning Simulator (XPS) 和 Spectre RF Option,這些產(chǎn)品在管理工藝角仿真、統(tǒng)計分析、設(shè)計中心化和電路優(yōu)化上均做了改進(jìn)。最新的 Virtuoso ADE Suite 架構(gòu)能夠在現(xiàn)代計算集群或公有云/私有云中并行運行多達(dá)數(shù)千個仿真點,從而幫助用戶優(yōu)化設(shè)計。
Virtuoso Layout Suite 包含多項創(chuàng)新,旨在提供更高效的 IC layout,以提供更好的性能和擴展性;基于網(wǎng)格的結(jié)構(gòu)化器件擺放方法,在布局、布線、填充和 dummy 的插入上具有互動式的助理功能;一個新的器件級自動布線工具,旨在解決先進(jìn)制程節(jié)點上的挑戰(zhàn);在 TSMC 先進(jìn)制程節(jié)點上跨節(jié)點移植定制設(shè)計和 layout,具有增強的模擬遷移和 layout 重用功能;集成的寄生參數(shù)提取和 EM-IR 檢查;以及結(jié)合 Pegasus Verification Solution,進(jìn)行集成式簽核級別的物理驗證能力。
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