Cadence在TSMC北美技術(shù)研討會期間展示面向 TSMC 3nm 工藝的112G-ELR SerDes IP

5月20日消息,Cadence在 2023年 TSMC北美技術(shù)研討會期間發(fā)布了面向臺積電 3nm工藝(N3E)的 112G超長距離(112G-ELR)SerDes IP展示,這是 Cadence 112G-ELR SerDes IP系列產(chǎn)品的新成員。在后摩爾時(shí)代的趨勢下,F(xiàn)inFET晶體管的體積在 TSMC 3nm工藝下進(jìn)一步縮小,進(jìn)一步采用系統(tǒng)級封裝設(shè)計(jì)(SiP)。通過結(jié)合工藝技術(shù)的優(yōu)勢與 Cadence業(yè)界領(lǐng)先的數(shù)字信號處理(DSP)SerDes架構(gòu),全新的 112G-ELR SerDes IP可以支持 45dB插入損耗,擁有卓越的功耗、性能、面積(PPA)指標(biāo),是超大規(guī)模 ASICs,人工智能/機(jī)器學(xué)習(xí)(AI/ML)加速器,交換矩陣片上系統(tǒng)(SoCs)和 5G基礎(chǔ)設(shè)施應(yīng)用的理想選擇。

Cadence 112G-ELR SerDes在 TSMC 3nm工藝環(huán)境下的眼圖(106.25 Gbps PAM4)

ELR SerDes PHY符合 IEEE和 OIF長距離(LR)標(biāo)準(zhǔn),在基礎(chǔ)規(guī)格之外提供了額外的性能裕度。上方圖片展示了三個(gè)張大的眼圖,它們在 PAM4模式下具有良好的對稱性,將四個(gè)信號電平分開。3nm演示展示了 E-10級的卓越誤碼率(BER)性能以及 39dB bump間通道,與 28dB Ball間插損誤碼率小于 1E-4的標(biāo)準(zhǔn)規(guī)格相比提供了充足的性能余量。

TSMC 3nm工藝環(huán)境下的 Cadence 112G-ELR SerDes測試板

112G-ELR SerDes IP 同時(shí)支持中距離(MR)和超短距離(VSR)應(yīng)用,實(shí)現(xiàn)不同信道更靈活的功耗節(jié)省。NRZ和 PAM4信號下的數(shù)據(jù)傳輸速率從 1G到 112G,實(shí)現(xiàn)背板,直連線纜(DAC),芯片間以及芯片到模塊的可靠高速數(shù)據(jù)傳輸。

SerDes IP采用領(lǐng)先的基于 DSP的架構(gòu),通過最大可能性序列檢測(MLSD)和反射抵消技術(shù)實(shí)現(xiàn)損耗及反射信道的系統(tǒng)穩(wěn)定。MLSD技術(shù)可以優(yōu)化 BER,提供更強(qiáng)大的突發(fā)性錯(cuò)誤處理能力。通過專有的實(shí)現(xiàn)技術(shù),Cadence能確保 MLSD的功耗開銷最小。反射消除技術(shù)消除了具有實(shí)際走線和連接器的產(chǎn)品環(huán)境中的雜散、遠(yuǎn)距離反射,從而提供穩(wěn)健的 BER結(jié)果。

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2023-05-20
Cadence在TSMC北美技術(shù)研討會期間展示面向 TSMC 3nm 工藝的112G-ELR SerDes IP
Cadence?在 2023?年 TSMC?北美技術(shù)研討會期間發(fā)布了面向臺積電 3nm?工藝(N3E)的 112G?超長距離(112G-ELR)SerDes IP?展示,這是 Cadence 112G-ELR SerDes IP?系列產(chǎn)品的新成員。

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